战略转向：推理与智能体时代

在半导体与人工智能技术快速迭代的当下，AMD 在圣何塞举办的年度 Advancing AI 大会无疑是行业瞩目的焦点。在这场备受期待的科技盛宴中，AMD 董事会主席兼首席执行官苏姿丰（Lisa Su）携其核心团队，一口气甩出了一整套旨在重塑 AI 计算版图的组合拳。这次发布会的核心信息并不仅仅局限于某一颗芯片的技术指标，而是预示着整个 AI 算力竞争维度的深刻演变。

苏姿丰在一开场就为整个大会定下了一条清晰的行业主线：人工智能计算正在经历从训练加速向推理加速的战略转型。在过去的几年里，AI 基础设施的建设主要围绕大模型的预训练展开，那是一个追求极致单卡峰值算力和缩短训练周期的时代。然而，随着技术的成熟，以智能体（Agent: 具备自主规划、工具调用与持续推理能力的 AI 实体）为代表的全新应用范式正在快速崛起。智能体的出现，将过去一次简单的、单向的模型调用（Query），扩展成了包含持续推理、工具调用、数据库查询和任务执行的长链条工作流。

基于这一趋势，AMD 做出了一项重大的市场预测：到 2026 年，全球大约 60% 的 AI 算力都将用于推理负载。这一核心判断直接决定了 AMD 最新一代计算产品的设计哲学与架构走向。在预训练主导的时代，客户和厂商比拼的是谁能把单颗芯片的峰值算力做高，谁能在最短时间内完成海量数据的训练；但在推理和智能体时代，算力买家的采购逻辑与评估指标发生了本质变化。客户真正关心的是每一笔资金投入能够生成多少个 Token（文本片段/基本单位），系统能否稳定、高效地运行高度复杂的并发工作流，以及如何通过 CPU、GPU、网络、存储和电力基础设施的协同优化，把单位 Token 的运营成本（TCO）打下来。

苏姿丰强调，智能体应用不仅需要海量的 GPU 来完成高吞吐量的模型推理，同样需要性能强劲的 CPU 来负责复杂步骤的逻辑编排、代码执行与数据预处理。这意味着，AI 计算的竞争早已超越了单颗芯片的单打独斗，而是演变成了系统级、机架级乃至数据中心级的综合实力较量。

计算微架构：2纳米 GPU 芯片

作为本次大会最瞩目的硬核产品之一，Instinct MI455X GPU 的发布标志着半导体制程技术迈入了全新的时代。MI455X 是全球首款采用 2nm 制程工艺 打造的 AI GPU 芯片，其内部集成了高达 3200亿颗晶体管，基于 AMD 全新设计的 CDNA 5 架构。该芯片最高配备了高达 432GB 的 HBM4 显存，并原生支持包括 FP4、FP6、FP8 以及更细粒度的 MXFP4 在内的多种低精度 AI 数据格式，为前沿大模型的推理和训练提供了强大的底层算力支持。

从制程和芯片设计来看，MI455X 采用了高度复杂的 芯粒（Chiplet: 将不同功能的芯片模块化并封装在一起的技术）架构。其核心的计算裸片（Compute Chiplet）基于台积电最新的 2nm 工艺制造，而其他对制程敏感度较低但对容量和互连要求极高的部分则采用了其他成熟或优化的工艺进行配合。这种异构集成方式使得 MI455X 相比上一代 MI355X 实现了代际级别的跨越式提升。在显存方面，其 432GB 的容量比目前竞争对手的先进方案高出了 50%，理论显存带宽最高可达 23.3TB/s，是上一代的 2.9 倍。在算力指标上，其 MXFP8 的峰值算力达到 20PFLOPS，而 MXFP4 的峰值算力更是高达 40PFLOPS，两者均达到了上一代产品对应指标的 4 倍。

为了将这些理论参数转化为真实场景下的业务效率，AMD 对 MI455X 的计算、缓存、显存和互连系统进行了同步升级。根据官方给出的实测数据，在运行目前极具代表性的 DeepSeek-V4 Flash 模型时，MI455X 的 Token 吞吐量最高能够达到 MI355X 的 34倍，与此同时，每百万 Token 的计算成本最高能够降到原来的 1/18。

在内部微架构设计上，MI455X 引入了多项关键性重构：

1. 计算组织单位的变化：与 MI300、MI350 系列不同，MI400 系列在计算架构上彻底改用 工作组处理器（Workgroup Processor: 简称 WGP，作为核心计算组织和调度单位），取消了之前沿用已久的“计算单元（Compute Unit）”表述。由于 MI455X 与前代产品都启用了 256 个 WGP 的宏观架构，因此总体算力吞吐的暴涨主要来源于单个 WGP 内部执行效率与计算能力的显著提高。
2. 执行模式的精简：MI455X 成为首款以 Wave32（即每组 32 个线程并行执行）为主要执行模式设计的 Instinct GPU，并完全取消了对旧有 Wave64 模式的支持。这一精简有助于降低指令发射延迟，并大幅减少在处理复杂条件分支时的分支发散惩罚。
3. 全局 L2 缓存共享机制：在缓存架构方面，MI455X 进行了颠覆性的调整。每颗 GPU 拥有两个容量为 96MB 的全局 L2 缓存，与前代每个 Chiplet 拥有独立 L2 缓存的设计不同，这一代 L2 缓存由多个计算 Chiplet 共享。具体而言，每组由 8 个着色器引擎构成的集群共享一个全局 L2 缓存。这种逻辑重划使得 L2 缓存被移出了计算裸片，放到了位于计算裸片下方的 Fabric 与缓存裸片（Fabric and Cache Die: 简称 FCD）上。

通过采用台积电的 3D 混合键合（3D Hybrid Bonding）技术，计算裸片被垂直堆叠在 FCD 之上，构成了紧密的 3D 堆叠结构。整颗 GPU 内部包含 2 个 FCD，并通过中央的高速 Infinity Fabric 链路进行互连。在芯片的两端，则配置了主要负责数据输入输出的 I/O Die。在制程分配上，计算裸片采用台积电 N2 工艺，而 FCD 和 I/O Die 则采用更适合缓存与 I/O 电路的台积电 N3P 工艺。芯片封装的周围均匀分布着 12 组高性能 HBM4 显存颗粒。

在物理封装层面，MI455X 采用了台积电 CoWoS-L 2.5D 封装技术。与之前广泛使用的 CoWoS-S 封装不同，CoWoS-L 技术通过在有机基板内部嵌入局部硅桥（Silicon Bridge）来实现高密度互连，从而能够支持尺寸更大、结构更复杂的 GPU 模块。计算核心与下方的 FCD 通过 3D 堆叠实现极高带宽和极低时延的通信，而周边的 HBM4 显存和 I/O 芯片则通过 CoWoS-L 硅桥与核心计算模块进行 2.5D 横向互连。这种混合互连策略使 AMD 能够根据数据传输的物理特性选择最契合的通路。

为了进一步减少数据移动带来的延迟与功耗，MI455X 实现了数据搬运与计算的深度重叠。芯片内部集成了 张量数据移动器（Tensor Data Mover），允许数据在全局显存（VRAM）与本地存储（LDS）之间直接进行异步传输，从而避免了传统架构中必须通过寄存器中转的资源浪费。配合多计算单元集群、数据组播（Multicast）和预取（Prefetch）技术，有效降低了内存的重复访问频次；加之更灵活的屏障同步（Barrier Synchronization）机制和极低的内核（Kernel）调度延迟，最大限度地减少了各执行阶段的硬件等待与空转。在安全与虚拟化方面，MI455X 不仅支持硬件加密信任根（Root of Trust）与机密计算，还提供了强租户隔离的 GPU 虚拟化和 NUMA 分区模式。

机架即系统：Helios 平台解析

单颗 GPU 的性能再强，也无法独立支撑起当今以智能体为主导的大规模计算需求。正如苏姿丰在发布会上反复强调的那样，前沿 AI 计算已经无法依靠单颗芯片或单台服务器来满足，整个机架必须作为一个单一系统来进行整体设计。

在传统的集群组网模式中，一个典型的 72 卡 GPU 集群通常由 9 台独立的八卡服务器组成，它们之间通过横向扩展（Scale-out）的以太网或 InfiniBand 网络进行连接。在这种架构下，每台服务器拥有独立的物理内存，GPU 之间的通信经常需要跨越多次网络跳转和交换机，这极其容易引入网络延迟、链路拥塞，并受限于数据局部性（Data Locality）的约束。而 AMD 此次推出的 Helios 机架级 AI 平台，则是将 72 颗 MI455X GPU 深度整合为一个统一的系统，整机可提供高达 31TB 的 HBM4 显存 以及 260TB/s 的聚合纵向扩展（Scale-up）带宽。这种变革被 AMD 官方概括为——“机架成为新的系统”。

从具体的物理和逻辑构成来看，Helios 机架由 18 个计算托盘（Compute Tray）和 6 个交换机托盘（Switch Tray）组成。它们之间通过全新的 UALoE（Ultra Accelerator Link over Ethernet）纵向扩展光纤网络进行连接，将 72 颗 GPU 绑定在同一个统一的物理计算域内，实现了机架内部 GPU 之间的“单跳互连”（Single-hop Interconnect）。Helios 系统采用了多平面光纤网络和冗余路径设计，当某条链路或某个交换节点发生硬件故障时，网络流量能够在微秒级内自动切换到其他可用路径，从而将故障隔离在局部范围内，保证大模型训练或推理任务的持续运行。

在计算拓盘的设计上，每个托盘采用了 1颗 CPU 搭配 4颗 GPU 的非对称配置。这种设计的核心目的是在有限的物理机架空间和功耗限额内，布置尽可能密集的 GPU 计算单元。因此，一整套标准的 Helios 机架总共可以提供：

• 18000 个 基于 CDNA 5 架构的 GPU 计算单元
• 4600 个 基于 Zen 6 架构的 CPU 物理核心
• 72 张 MI455X 高性能 GPU
• 18 颗 Venice 服务器 CPU

在算力表现上，Helios 机架的 FP4 峰值算力高达 2.9 EFLOPS（每秒 290 亿亿次浮点运算），FP8 峰值算力达到 1.4 EFLOPS，并拥有 31TB 的高速 HBM4 统一内存，机架内纵向扩展带宽达到 260TB/s，对外横向扩展带宽为 43TB/s。

对比英伟达目前最新的 Vera Rubin NVL72 解决方案，AMD 给出了一组非常直接的对比数据：Helios 的理论 AI 算力比对方高出 15%，HBM 显存容量高出 50%，横向扩展带宽也高出了 50%。这意味着，在处理超长上下文（Long Context）的推理任务时，Helios 能够提供更加充裕的显存空间，同时也拥有将系统无缝扩展到数千个机架规模所必需的网络带宽。

在实际测试中，跑 Kimi K2 Thinking 这一类复杂的推理思考模型时，Helios 的 Token 吞吐量比英伟达 Vera Rubin 方案高出了 10% 到 15%。如果基于系统预计售价和不同交互负载区间进行综合建模，Helios 在每美元投入下，最多可比竞品多产生 30% 的 Token。极高的性价比和出色的物理指标，吸引了全球顶级科技巨头的关注。目前，OpenAI、Meta、Anthropic、微软、Oracle 都已经选用了 Helios 的参考设计，其中三家顶尖的大模型开发公司已经承诺，将以吉瓦（GW）级的超大规模部署 Helios 机架系统。目前，Helios 平台已经正式进入生产阶段。

Venice CPU：智能体时代的动力源

除了大放异彩的 GPU 和 Helios 机架外，AMD 还在发布会上用相当长的时间介绍了一款代号为 Venice 的第六代 EPYC 处理器。在以 AI 算力为主导的叙事中，CPU 往往容易被视作配角，但在苏姿丰的算力模型中，CPU 的性能对于智能体（Agent）的运行起着决定性的制约作用。

正如前文所述，一个完整的智能体任务并不仅仅包含深度学习模型的黑盒推理，它还伴随着大量的代码执行、数据库检索、API 调用、结果校验以及复杂工作流的多路并行调度。这一系列任务构成了数据中心里一种全新的服务器负载类型。苏姿丰预测，未来智能体的数量将从现有的百万级迅速爆发到十亿级，这将直接驱动服务器 CPU 市场的二次显著扩张。因为在推理时代，算力客户需要承担的是由 GPU、CPU、网络、存储、电力消耗以及软件调度共同组成的“综合运营成本”。如果主机 CPU 性能不足，就会在智能体沙箱的编排和数据预处理阶段造成严重的计算瓶颈。

回顾 AMD 的发展历程，其在数据中心服务器 CPU 领域的市场份额已经从 2017 年的第一代 Naples 时代的 0.2%，一路飙升到了如今的 46%。官方数据显示，目前每周都有一家福布斯全球 2000 强企业将其业务平台转向 AMD。截至目前，全球已部署了超过 475 个基于 EPYC 的服务器平台，以及超过 1600 个 EPYC 云实例。从 Naples 到最新的 Venice，AMD 的服务器 CPU 已经累计实现了 18倍 的吞吐性能提升。

AMD 将第六代 EPYC 9006 系列（Venice）定位为“面向智能体时代的全球最强服务器 CPU”。为了满足现代数据中心多样化的业务场景，Venice 并非单一的处理器型号，而是由四条截然不同的技术路线构成的产品家族：

1. Venice SP7：面向极致性能和超大规模计算应用。该系列最高可提供 256个核心、512个线程，支持最新的 PCIe 6.0 标准，最大内存带宽可达 1.6TB/s。其中针对高频场景的型号，在 96 个核心激活时可以稳定跑在 5.0GHz 的超高频率上。
2. Venice SP8：在高性能与系统构建成本之间取得最佳平衡。核心数量从 8 核覆盖到 128 核，提供高频型号以及面向 NEBS（网络设备构建系统）环境优化的版本。
3. Venice-X：专为 AI 预处理和高性能计算（HPC）设计。最多提供 96 个核心，但在片上塞入了高达 1152MB 的超大容量 L3 缓存（3D V-Cache 技术），最高工作频率可达 5.15GHz。
4. Verano：旨在大幅提升机架级的能效表现。最多提供 72 个核心，搭配低功耗的 LPDDR5x 内存，运行频率最高可达 5GHz。

在通用服务器的横向对比中，Venice 的性能达到了 88 核英伟达 Vera CPU 的 3.3倍。当作为 GPU 的主机节点时，在运行前沿模型推理任务时，其每秒产生的 Token 数量是英特尔至强 6960P 处理器的 1.8倍。在专门模拟智能体沙箱（Agent Sandbox）运行环境的测试中，Venice 的每瓦智能体运行密度达到了 136 核 Arm AGI 处理器的 2.8倍。

为了确保测试的公允性，AMD 强调他们完全采用了与英伟达白皮书中公布的 Vera 相同的编译器和测试边界条件。在同等测试下，Venice 的整体吞吐性能是 Vera 的 2.2倍，在开箱即用（Out-of-box）的状态下，其单核心性能也比 Vera 领先 20%。而与英特尔和 Arm 平台相比，Venice 能够提供高达 2 倍的整体吞吐量和 1.3 倍的单核性能。

用一个更直观的改造案例来说：一个已经运行了五年的传统数据中心，如果其内部装有大约 1000 颗旧款英特尔至强处理器，现在只需要 82张 Venice 处理器 就能在算力上实现完全替代。这种高达 12:1 的设备替换比例，可以直接为数据中心减少 77% 的电力功耗、92% 的服务器物理机架占用，并在 5 年周期内降低 40% 的总体拥有成本（TCO）。作为 GPU 的主机 CPU，Venice 运行前沿模型时所提供的每秒 Token 吞吐量相比 AMD 上一代的 Turin 处理器也提升了 80%。

在产品出货节奏上，Venice SP7 目前已经进入量产阶段，预计将于 2026年第四季度 开始正式出货；SP8 计划于 2027 年第一季度出货；而集成大缓存的 Venice-X 以及低功耗的 Verano 则计划在 2027 年第二季度向客户交付。

全栈网络与多元边缘布局

为了支撑起 Helios 这种机架级的高速互连，前端、横向扩展与纵向扩展的三层网络架构建设同样至关重要。

在 Helios 平台中，网络系统被清晰地划分为三个维度：

• 前端网络（Front-end Network）：采用 AMD 第三代 Pensando Salina DPU。该芯片提供 400G 的网络带宽，性能达到英伟达 BlueField 3 DPU 的 1.4倍。Salina 负责处理软件定义网络（SDN）、在线数据加密以及安全隔离服务，并特别支持了分离式存储架构（Disaggregated Storage）和 KV 缓存卸载（KV Cache Offload）技术，从而释放了主计算芯片的内存压力。
• 纵向扩展网络（Scale-up Network）：采用第一代 UALoE 光纤网络。它负责在机架内部将 72 颗 GPU 互连，提供 260TB/s 的超大带宽（是上一代的 3 倍），并由此构建出 31TB 的 HBM4 统一内存池，支持极高的硬件容错与可用性。
• 横向扩展网络（Scale-out Network）：采用第二代 Pensando Vulcano AI NIC 网卡。它支持 800G 带宽和 PCIe 6.0 协议，每个 GPU 节点最多可配备 3 张 Vulcano 网卡，提供最高 2.4Tbps 的外部网络带宽。这种高带宽设计使每颗 GPU 的横向扩展带宽高出 50%，将万卡集群的大模型训练速度提升了 13%，同时将整体组网的网络硬件成本降低了 33%。

除了高性能的 MI455X 和 Helios，AMD 还在边缘侧、企业级服务器和物理机器人领域进行了全方位的布局：

• Instinct MI350P：一款面向企业本地服务器的风冷 PCIe 插槽 GPU。它配备了 144GB 的 HBM3e 显存，热设计功耗（TBP）可在 450W 到 600W 之间灵活调节，单卡即可支持运行最高 2600亿参数 规模的大模型。在性价比测试中，MI350P 每美元每秒产生的 Token 数是英伟达 RTX Pro 4000 的 4.2倍。AMD 在内部测试了“自主威胁检测”和“运行个人智能体”两个典型企业场景，通过 Token 路由技术将云端前沿模型与企业本地模型相结合，成功将企业 AI 的 Token 运营成本降低了约 43%，且本地响应时延缩短了近 3 倍。
• Ryzen AI Halo 与 Gorgon Halo 开发平台：在客户端和边缘侧，AMD 认为本地大模型正在以惊人的速度演进，过去需要千亿参数才能实现的推理能力，现在通过量化与算法优化，在 90 亿参数左右的本地模型上就能实现。目前的主流 AI PC 已经可以支持最高 240 亿参数模型的顺畅运行。之前发布的 Ryzen AI Halo 开发者平台配备了 128GB 的统一内存，可支持在本地直接运行高达 2000 亿参数的模型，并可附赠一年 Hugging Face Pro 订阅。在此次大会上，AMD 还预告了下一代 Gorgon Halo 平台，将本地统一内存容量进一步提升至 192GB，这使得开发者在本地运行大模型的参数上限直接拔高到了 3000亿参数，为本地多智能体（Multi-Agent）工作流的开发提供了无与伦比的硬件温床。
• 物理 AI 与机器人领域：AMD 的嵌入式业务很大程度上得益于对赛灵思（Xilinx）的成功收购。针对物理 AI 场景，AMD 此次推出了 Ryzen AI Embedded X100 系列处理器，该处理器集成了 16 核 Zen 5 CPU、RDNA 3.5 GPU 以及 XDNA 2 NPU。基于 X100 系列的 Kria AI 系统模块（SOM）采用了 COM-HPC 开放工业标准，计划于今年第四季度出货。该机器人开发平台配有 FPGA 芯片用于多路传感器数据的硬件级聚合与融合。经实测，与英伟达专为机器人设计的 Jetson AGX Thor 相比，Kria AI 平台实现了 3.4倍的实时控制性能、2.3倍的并发智能体支持数量 以及 1.6倍的 CPU 计算容量。AMD 强调，其丰富的产品线能够将自主机器人的“大脑（主机计算）”、“脊柱（网络与互连）”、“关节（电机驱动）”以及“传感器”全部承包，并用一套 ROCm 软件栈打通云端训练与边缘部署的全流程。
• 解耦式 AI 推理：AMD 还宣布与晶圆级 AI 芯片独角兽 Cerebras 建立技术合作伙伴关系，共同推出 Helios 机架与 Cerebras 晶圆级引擎相结合的解耦式推理方案，预计可将每瓦每秒产生的 Token 数量提升 5 倍，并于今年下半年通过 Cerebras Cloud 正式对外提供服务。

ROCm.ai：软件生态的智能化蜕变

硬件性能的释放离不开软件生态的支持。过去，行业对 AMD Instinct 系列 GPU 最主要的质疑往往集中在其软件栈上，认为其 ROCm 生态与英伟达深耕多年的 CUDA（Compute Unified Device Architecture: 英伟达的专用并行计算平台与 API）相比不够成熟，迁移和开发门槛较高。为了彻底打破这一壁垒，AMD 在本次大会上正式推出了 ROCm.ai 软件栈。

ROCm.ai 的核心理念是在传统的 ROCm 底层之上，融入强大的 AI 辅助（AI-assisted）能力，专门用于 GPU 代码的自动生成、算子迁移、内核调试以及系统级性能优化。它能够与 Cursor、Claude、Codex、Gemini 等市面上主流的 AI 编程辅助工具无缝配合，大幅度降低开发者从 CUDA 平台向 AMD 平台迁移代码的复杂度和心智负担。

ROCm.ai 的系统架构从上到下分为以下几个核心层级：

1. Skills（技能）层：直接面向各类开发智能体（Coding Agents），提供标准的 API 和交互上下文。
2. HyperLoom（编织）层：这是 ROCm.ai 的核心看点之一。它是一套能够自动运行模型、进行多维度性能剖析（Profiling）、定位底层瓶颈，并自动执行优化与迭代的智能体工作流。例如，它可以自动调优矩阵乘法（GEMM）算法、自动融合冗余内核（Kernel Fusion）、修改内存访问模式，直到输出最佳的执行方案。
3. 框架集成（Framework Integration）层：深度适配 PyTorch、vLLM、SGLang 等目前业界最为主流的深度学习与推理框架。
4. 核心 SDK 层：提供底层的硬件驱动、通信库和基础编译器。

在发布会现场，AMD 演示了两个令人印象深刻的 ROCm.ai 演示视频：

• 演示一：开发者使用 Claude Code 输入简单的优化指令，HyperLoom 智能体自动对目标代码进行了性能剖析、完成了 GEMM 算法的调优，并自动生成了高效的 Triton 内核。整个过程开发者仅需点击一次鼠标，就将代码的运行性能提升了 38.3%。
• 演示二：使用 Codex 智能体在最新的 Helios 机架系统上部署运行拥有高达 1.6 万亿参数的 DeepSeek-V4 Pro 模型。Codex 能够完全自主地完成环境依赖的配置、自动启动模型并顺利完成多轮交互任务。

以 DeepSeek-V4 Pro 模型为例，AMD 从 2026 年 4 月获得其“Day-0”原生支持开始，在完全相同的硬件设备上，仅仅依靠 ROCm 软件团队在三个月内的算法调优与软件版本更新，就实现了高达 5.3倍 的推理性能提升。在过去一年中，AMD 通过持续的软件迭代，使得前沿开源模型在 ROCm 平台上的推理性能提升到了 ROCm 7 内部测试初期的 3.3 倍，训练性能也提升到了 2.4 倍。在传统的科学计算（HPC）方面，MI430X 已经能提供高达 288TFLOPS 的硬件级 FP64 浮点性能，在跑传统科学模拟任务时，其实际 FP64 算力达到了英伟达 Vera Rubin 的 8.7倍。

在生态建设上，目前全球最大的开源 AI 社区 Hugging Face 上已经有超过 300万个大模型 可以在 AMD 硬件平台上开箱即用（Out-of-the-box），且全球排名前十的开源 AI 项目均已实现了对 AMD 的原生支持。过去一年里，外部开源社区开发者对 ROCm 仓库的代码贡献量增长了 10 倍以上。ROCm 软件栈的发布周期也从过去的每 4 到 6 个月缩短到了如今的 每6周一次。AMD 还在底层实验室中为 Hugging Face、PyTorch 和 vLLM 的团队直接提供物理硬件，用于运行每日持续集成（CI）测试，确保每一行开源框架代码的更新都不会在 AMD 平台上产生兼容性回退。

未来展望：万亿加速器市场与路线图

在发布会的最后，苏姿丰公布了 AMD 对未来半导体市场的最新预测。去年，AMD 预测全球 AI 加速器（AI Accelerator）的市场规模到 2028 年将达到 5000 亿美元。但站在 2026 年的时间节点上回看，这个预测显然过于保守了。

根据最新的市场调研与算力供需关系建模，AMD 预计：到 2030 年，全球 AI 加速器市场规模将达到惊人的 1.4 万亿美元。这意味着，到本十年末，仅仅是 AI 加速器这一个细分品类的市场规模，就将基本等同于今天全球整个半导体行业的总产值。苏姿丰指出，由于当前的 AI 算法仍然处于发展早期，模型架构与计算负载仍在以极快的速度发生变化，这种极高的不确定性决定了具备强大可编程性的 GPU 及其配套软件生态，依然会在万亿级市场中占据绝大部分的份额。AMD 认为，自身在 CPU、GPU、网络和边缘计算领域的全面布局，将为其在 2030 年带来总计约 2万亿美元 的潜在市场机会（TAM）。

为了实现这一野心，AMD 现场展示了极为清晰且激进的产品路线图：

• GPU 路线图：代号为 MI500 的下一代 Instinct GPU 计划于 2027年 正式发布。MI500 将采用更新一代的 HBM 显存，并首次在封装和机架内引入革命性的铜互连与光电共封装（CPO）互连技术；而更新一代的 MI600 系列则定于 2028年 问世。AMD 预测，下一代 MI500 处理器的推理吞吐性能将直接飙升到 MI300X 的 2000倍 以上。
• CPU 路线图：第七代服务器 EPYC 处理器（代号 Florence）预计将于 2028 年出货；而第八代 EPYC 处理器（代号 Ravenna）则计划在 2030 年向数据中心客户交付。
• 机架级系统路线图：与 MI500 系列 GPU 深度配套的 Helios 500 机架平台将于 2027 年问世；而面向 MI600 的 Helios 600 机架系统则计划在 2028 年正式出货。

结语与行业思考：开放与专有的路线决战

AMD 的这场发布会，事实上宣告了整个 AI 算力行业竞争格局的深层次蜕变。

在过去，行业叙事过度集中在单颗 GPU 芯片的浮点性能指标上。但随着推理和智能体时代的全面降临，这一范式正在被彻底改写。市场的评估维度正在从单颗芯片的算力转变为整机架的 Token 吞吐、每美元的 Token 产生效率、机架与集群的实际利用率以及网络对硬件故障的容忍度。竞争的物理单位已经不再是一颗 GPU 或一块板卡，而是演变成了一整套机架，甚至一座整装设计的数据中心。

英伟达之所以能够确立如此高的壁垒，正是因为它很早就洞察到了这一趋势。英伟达通过将 NVLink 互连、Grace CPU、Tensor Core GPU、InfiniBand 交换机以及专有的 CUDA 软件高度一体化，向客户出售的是“性能的绝对确定性”和“部署的速度”。客户购买英伟达的系统，买到的是开箱即用和极少需要操心的软硬件生态整合。

与英伟达走向极致的一体化和专有化路线不同，AMD 选择了一条完全相反的道路——开放架构（Open Architecture）。通过联合 Broadcom、Cisco 等伙伴共同构建 UALoE 互连与以太网生态，并通过 ROCm.ai 的开源社区化运营，AMD 给予了超大规模数据中心客户（Hyperscalers）更大的硬件选择自主权、更强的定制开发空间，以及帮助他们重新获得与算力巨头议价的筹码。

然而，开放路线的优势之下，也隐藏着更高的系统执行难度。因为开放意味着 AMD 无法像英伟达那样掌控从芯片到网络收发器的每一个微小环节。它必须依靠庞大的生态联盟共同研发、兼容测试和交付。如何降低多方协作带来的摩擦成本，如何通过 ROCm.ai 真正抹平 CUDA 迁移的最后一道鸿沟，将是 Helios 机架未来在大规模量产落地上面临的真正硬挑战。

随着智能体时代采购逻辑向“长期经营成本”和“每美元 Token 效率”的敏感性转移，AMD 凭借开放架构和出色的硬件性价比，确实在英伟达固若金汤的防线上撕开了一道关键的口子。未来的 AI 算力市场，究竟会更倾向于专有整合带来的“省心与确定性”，还是会更青睐开放架构带来的“灵活性与成本优势”，这场路线决战才刚刚拉开序幕。