芯片生产的基石：DUV的持续价值

今天我们手机里最先进的3纳米芯片，其大部分电路的印制，依然依赖于所谓的“老机器”。这听起来似乎有些不合常理，但在芯片制造领域，ASML正是这样做的。其上一代的DUV光刻机（Deep Ultraviolet Lithography: 深紫外光刻技术）至今仍在生产全球绝大多数的芯片，甚至连最先进的EUV（Extreme Ultraviolet Lithography: 极紫外光刻技术）制造的芯片，也离不开DUV的辅助。既然DUV如此核心，为何我们总是在讨论更前沿的EUV？DUV的能力还有多少潜力可待挖掘？这次我们有幸与ASML的工程师深度交流，一探DUV光刻机究竟蕴藏着多少潜力，以及ASML又将如何去挖掘这些潜力。

继续深入钻研DUV主要有三个原因。首先，我们来解析一下，为何EUV出现之后，芯片生产依然离不开DUV。芯片的制造过程，可以类比为建造一栋超乎想象的复杂大楼，它并非单一平面，而是由几十甚至上百层结构层层堆叠而成。同时，许多芯片集成了多种功能，例如手机厂商广泛使用的SoC（System on Chip），它将CPU、GPU、基带、内存控制器等多种核心单元集成到单一芯片上。在这庞杂的结构中，只有最精细、最关键的几层到二十多层的电路需要动用EUV技术。而其他大部分电路，DUV完全能够胜任。这个比例有多么夸张呢？ASML的工程师告诉我们，在先进芯片的生产过程中，DUV的覆盖占比甚至可以高达90%，而对于主流市场而言，则是全部采用DUV技术。因此，第一个核心原因便是：直到目前，DUV依然是芯片生产行业不可或缺的主力军。

那么，为何不能全部采用EUV来生产呢？这样频繁切换设备岂不是显得十分麻烦？这便引出了第二个关键原因：生产成本。我们首先进行一个直观的对比：目前产量最高的EUV光刻机，每小时最多能曝光220片晶圆，而其他EUV设备的效率普遍在180片左右。相比之下，产量最高的DUV光刻机，每小时能够曝光400片以上晶圆，其他DUV设备也普遍在300片以上。造成如此巨大差距的核心原因，在于其光源和透镜系统的差异。我们曾在之前的视频中介绍过，由于EUV光几乎会被任何物质吸收，因此EUV机器内部不能使用传统的透镜来折射光线，只能依赖反射镜。同时，EUV光源的功率仍在不断突破阶段，这导致最终打在晶圆上的光线功率相对较低，从而使得每片晶圆所需的曝光时间更长。此外，DUV作为一项更为成熟的工艺，其设备维护成本也更低。更重要的是，并非所有的芯片都迫切需要顶级的5纳米或3纳米工艺。例如汽车芯片、存储芯片、电源管理芯片、显示驱动芯片等，它们对极端制程的需求并不迫切，反而对成本、可靠性和稳定性有着极致的要求。因此，这些芯片更适合在成熟、稳定且经济的DUV设备上生产。所以，从经济性角度考量，DUV依然是市场的主流选择，它并非一个“过时”的产品。

DUV的创新潜力与3D集成新浪潮

您可能会疑惑，既然DUV技术已经非常成熟，为何还有持续创新的必要？这引出了最后一个，也是极为重要的原因：DUV光刻机依然拥有巨大的开发潜力。尤其是在当前芯片设计与制造方向发生深刻变革的背景下，芯片制造正沿着两条主要技术路径发展：2D微缩和3D集成。其中，3D集成路线在近几年备受瞩目。

回顾过去半个多世纪，芯片的发展史几乎就是一部“平面缩小史”，工程师们拼命地在二维平面上塞进更多的晶体管，这就是所谓的“2D微缩”。但随着物理极限的逐渐逼近，工程师们开始探索新的维度——让芯片在垂直方向上“长高”，这便是3D集成。3D集成主要有三种实现方式：第一种是Wafer to Wafer (W2W)（将两个完整晶圆直接堆叠后切割成芯片），即将两个完整的已加工晶圆精确对齐后堆叠、连接，然后再切割成单个芯片裸片。第二种是Die to Wafer (D2W)（将单个芯片裸片堆叠到另一个晶圆上），即先将晶圆切割成单个裸片，然后将这些裸片精确地贴放到另一个晶圆的指定位置完成堆叠。第三种是Die to Die (D2D)（将单个芯片裸片堆叠到另一个裸片上），也就是将切好的裸片直接叠放到另一个裸片之上。当然，实际操作远非简单的堆积木，还需要在关键部位利用键合、硅通孔（Through-Silicon Via, TSV）等技术来连接，以实现不同层之间的通信。

3D堆叠技术已在多个领域得到应用。例如，一些桌面级的X86 CPU（个人电脑和服务器常用的中央处理器架构），其尾缀带有“X3D”的型号，就是通过堆叠多个L3缓存，在不改变CPU核心设计的前提下，显著提升了游戏性能。又如最近因AI热潮而一度断货的HBM（High Bandwidth Memory，高带宽内存），也是将多个存储芯片垂直堆叠而成。甚至在AI芯片领域，为了减小计算芯片与内存等芯片之间的通信延迟，也会将多种芯片通过3D集成的方式整合在一起。

然而，作为一项前沿技术，3D集成目前仍面临诸多挑战，包括热管理、通信效率和结构稳定性等。其中一个极具挑战的技术难点在于如何实现精确的对准。想象一下，要把两层仅指甲盖大小的芯片严丝合缝地堆叠起来，上下两层之间可能存在成千上万个连接接口，这些接口比头发丝还要细上千倍，允许的偏差通常只有几个纳米。这好比从上海发射一颗子弹，要精确击中位于北京的靶心。

ASML赋能3D集成与先进封装的精密方案

那么，作为光刻领域的巨头，ASML将如何助力3D集成技术的发展呢？我们可以从几个关键方面来探讨。首先，让我们回顾一下光刻机的核心公式：CD=K1*λ/NA（CD为关键尺寸，K1为工艺因子，λ为光源波长，NA为数值孔径）。对于DUV光刻机而言，光源波长λ（Lambda）已接近极限，而数值孔径NA（Numerical Aperture）也通过浸润式技术得到了大幅提升。当前主要的优化空间在于工艺因子K1，它综合了所有其他工艺因素。例如，在光源模块中，ASML可以引入由4000多个反射镜组成的Flex-Ray系统，来进一步细化光照。

此外，一个至关重要的参数是光刻机中的“overlay”，通常称为套刻精度，即前后两次光刻所形成的图案之间的对准精度。这直接影响着多层芯片之间对准的准确性。提升overlay是一个系统性的工程，可以从多个维度入手，例如使用低畸变、高稳定性的投影物镜，采用低热膨胀材料制作掩模版，优化抗蚀剂配方和工艺，以及采用更高精度的激光干涉仪定位系统和更优化的磁悬浮平台等。

在我们之前的视频中，嘉宾也强调了晶圆台平整度的极端重要性。ASML甚至为此专门成立了一个部门——“flatness center”，专注于解决这一问题。该部门的核心在于其wafer table（晶圆台）和wafer clamp（晶圆夹具）模块。整个wafer table对平稳度的要求极高，其上下起伏必须低于10纳米。这是因为在光刻过程中，光线经过层层透镜精准聚焦在晶圆台上，一旦晶圆台出现任何起伏，都会导致最终成像“失焦”。虽然实际生产中可以通过软件调整晶圆台高度或频繁更换，但这会影响生产效率，并可能导致后续芯片不同层之间堆叠的准确性下降。在实现多层结构（multiple layer）时，每一层图案（pattern）都需要与前一层完美对齐（perfectly align），否则上下层之间的通路将无法正常连接。

为此，ASML近期推出了一项创新解决方案：采用钻石涂层的晶圆台。在曝光过程中，晶圆台需要快速移动，晶圆与晶圆台之间会产生磨损。钻石涂层因其极高的硬度，能够有效降低这种磨损。然而，误差总是不可避免的，因此需要进一步的补偿机制。主要有两种模式：第一种是预测性补偿（Feed-Forward），即通过模型或前道工序的数据，光刻机“预知”晶圆可能因温度或应力产生的形变，并在曝光时预先施加反向修正量来抵消已知形变。第二种是反馈性补偿（Feed-Back），在曝光和量测完成后，量测系统会精确测量已完成光刻的晶圆，分析套刻误差等数据。这些信息不会用于修改已曝光的晶圆，而是形成一套修正参数，反馈给光刻机，用于调整下一片晶圆或下一个生产批次的曝光。

此外，我们前面提到3D集成还需要将多层芯片通过键合、硅通孔等方式连接在一起，这些工艺被称为先进封装。ASML为此推出了一款值得关注的产品——TWINSCAN XT:260。这是ASML首款可用于先进封装的光刻机，其最大的亮点之一是具备大视场曝光能力，能提供传统视场4倍的区域。对于一些大尺寸且需要先进封装的芯片而言，这可以避免传统视场需要进行拼接的需求。如此一来，既能降低多层拼接对套刻精度的要求，又能显著提高生产效率。

量测与检测：构建“制造-量测-学习-修正”闭环

在深入了解了ASML在光刻机本身上的解决方案后，您可能会疑惑：除了光刻机本身，ASML如何在其他工序上来优化芯片制造？这便引出了量测与检测的重要性。2016年，ASML宣布了一桩轰动半导体界的收购：以约27.5亿欧元现金收购了先进电子束检测设备公司Hermes Microvision（HMI），溢价约30%。这笔“溢价收购”如今看来极具前瞻性，因为它成为了ASML后来构建“全景光刻解决方案”的关键一环。

为了改进量测技术，ASML整合了光学和电子束技术。这些先进的检测系统能够收集海量数据，从而显著提高光刻的准确性。那么，这些系统到底在检测什么，又如何反哺芯片制造呢？要理解这一点，我们必须先明白芯片量产中的两个核心需求：“量测”（Metrology）与“检测”（Inspection）。量测就像给芯片做“体检”，它关注的是精确的数值，例如电路的关键尺寸是19nm还是20nm，两层电路之间的套刻精度偏差是2nm还是3nm。这些数字直接决定了芯片的性能和良率。特别是在3D集成中，当上下两层芯片通过键合连接时，互联导线的宽度也需要尽可能保持一致，否则会影响电流的均匀性。而检测则更像是“找茬”，它快速扫描晶圆，定位电路是否接通或短路等物理缺陷。

以提升套刻精度为例，在光刻显影后，甚至是刻蚀之后，Yieldstar这样的量测工具会立即对晶圆上的专用标记进行测量，精确计算出当前层的偏差。这些实时数据会立刻反馈给光刻机，光刻机根据上一次的偏差，动态地调整下一片晶圆，甚至下一层图案的曝光参数，从而实现我们前面提到的预测性补偿和反馈性修正。这就形成了一个“制造-量测-学习-修正”的完美闭环，就像一位神枪手，每开一枪都根据上一枪的落点修正准星，从而越打越准。

过去，业界普遍使用光学检测仪。但随着芯片层数越来越多，量测设备也逐渐升级到电子束量测仪。电子束不仅检测精度更高，还能穿透多层，并对芯片局部进行“通电测试”。然而，电子束量测有一个明显的缺陷：速度太慢。它就像老式大头电视扫描像素点一样，需要逐一发射电子。尽管ASML最好的电子束量测工具——HMI eScan 1100，已同时使用25束电子，但对于“时间就是金钱”的芯片厂来说，其效率仍不如光学检测仪。因此，业界通常将光学和电子束两种方式结合使用，以平衡效率与速度。不过，ASML的工程师在听到这一顾虑后表示，他们即将把电子束升级到2700束，届时检测速度将大幅提升。

DUV在2D微缩中的延续与产量提升

在探讨了“向上发展”的3D集成之后，让我们回头审视“向内收缩”的2D微缩路径。这条路，DUV是否就走到尽头了呢？我们在之前的视频中曾提到，目前芯片工艺的命名已与实际工艺尺寸有所脱节。这是因为随着电路尺寸越来越小，量子隧穿和光学临近效应等物理现象会变得更加明显。因此，为了在单位面积内集成更多晶体管，当前的芯片设计采用了新的晶体管结构工艺，例如FinFET（鳍式场效应晶体管）和GAAFET（全环绕栅极场效应晶体管）。这些正是2D微缩的核心方式。

解决这一挑战的关键在于利用计算光刻（Computational Lithography），通过复杂的算法来提升光刻的精度。值得一提的是，上次节目中由于篇幅原因，我们省略了一点：ASML的计算光刻软件并非单一工具，而是由多个软件共同组成的复杂链路。一套完整的计算光刻流程包括：首先进行SMO（Source Mask Optimization，光源掩膜协同优化），即根据掩模版图案调整光源部分的光瞳和Flex-Ray，以提升成像质量；接着是FEM（Focus Exposure Model，对焦曝光模型），建立焦距与曝光量的模型，用于模拟光刻过程以辅助修正和检查；然后是MXP（Metrology for Extreme Performance，极致性能量测），利用量测数据为计算模型提供大量的训练数据；下一步是OPC（Optical Proximity Correction，光学临近效应修正）或ILT（Inverse Lithography Technology，逆向光刻技术），对掩模版图形进行调整；最后是LMC（Lithography Manufacturability Check，光刻可制造性检查），验证图形是否能够被实际制造出来，避免生产中的失效或缺陷。

在2D微缩过程中，随着晶体管结构日益复杂且层数增多，层与层之间的对准（Overlay）同样至关重要。因为哪怕是微小的偏差，也可能导致精心设计的连接点错位，进而使晶体管失效。因此，我们前面提到的所有提升Overlay的方法以及检测技术，同样是在为DUV延续2D微缩的生命力，并为芯片制造的经济效益赋能。

说到经济效益，就不能不提DUV持续创新的另一个重要抓手——产量（throughput）。例如，ASML最新的TWINSCAN NXT:870B光刻机，不仅搭载了最新一代的磁悬浮平台，还对光学器件进行了进一步升级，可将每小时的晶圆产量提升至400片以上。

总结：DUV与EUV协同，构建完整技术图谱

最后，让我们来总结一下。目前，ASML正通过“计算光刻”、“光刻机”以及“量测与检测”这三大核心环节的相互配合，形成一个正向的循环，实现相互提升。ASML将这个闭环系统称为“全景光刻解决方案”。有趣的是，这就像一条蛇咬住了自己的尾巴，形成了一个“三位一体”的整体。

我们再次审视这个问题：都已是2026年，ASML为何还在持续投入研发DUV技术？原因正是因为市场需求依然极其旺盛。而且，DUV不仅能够通过提升精度来助力3D集成，还能在产量（即经济性）上实现进一步的升级。这种战略布局，如同互相配合的矛与盾：EUV路线负责探索光刻技术的未来前沿；而DUV路线则稳健地守护着芯片生产的基业。唯有两者的协同发展，才能支撑起整个芯片行业前进的完整技术图谱。